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Keine Einordnung ins Vorlesungsverzeichnis vorhanden. Veranstaltung ist aus dem Semester SS 2012 , Aktuelles Semester: SoSe 2026
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ASIC-Design-IP    Sprache: Englisch    Belegpflicht
Nr.:  5132     Vorlesung     SS 2012     4 SWS     Jedes Semester    
   Master-Studiengang: Masterstudiengang Informatik    
 
      Mechatronics, Abschluss 90,   ( 2. Semester ) - ECTS-Punkte : 5     - Kategorie : Wahlfach    
  599   ( 2. Semester ) - ECTS-Punkte : 5     - Kategorie : Wahlfach    
  Informatik, Abschluss 90,   ( 2. Semester ) - ECTS-Punkte : 5     - Kategorie : Wahlfach    
  Studienrichtung EI-Kommunikationstechnik, Abschluss 84,   ( 6. - 7. Semester ) - ECTS-Punkte : 5     - Kategorie : Wahlfach    
   Zugeordnete Lehrpersonen:   Siggelkow verantwortlich ,   Weber
 
 
Zur Zeit kein Belegungszeitraum aktiv.
   Termin: Mittwoch   16:00  -  17:30    wöchentl Durchf. Lehrperson:   Siggelkow       Raum :   H 214   Gebäude H  
  Mittwoch   17:45  -  19:15    wöchentl       Raum :   H 214   Gebäude H  
 
 
   Inhalt: Das beinhaltet:
- Planung des Projektaufbaus (incl. Verzeichnisstruktur)
- Arbeiten mit einem Versionierungswerkzeug (SVN)
- VHDL im Projekt einsetzen
- Eine Tool-Chain erstellen um Konvertierungen zu ermöglichen (Silicon-Highway)
- Eine SW-Umgebung erstellen um Treiber zu programmieren
- Simulation
- Modellierung mit SystemC
- Testmuster erstellen
- Inbetriebnahme
Diese Liste kann während eines Semesters natürlich nur in Teilen durchgegangen werden.
 
   Literatur: Circuit design with VHDL; Volnei A. Pedroni; MIT Pr., 2004
Konfigurationsmanagement mit Subversion, Ant und Maven : Grundlagen für Softwarearchitekten und Entwickler; Popp , Gunther; Heidelberg : dpunkt-verl., 2008
Digitale Hardware/Software-Systeme : Spezifikation und Verifikation
von Christian Haubelt, Jürgen Teich; Springer-Verlag Berlin Heidelberg, 2010
Entwurf von digitalen Schaltungen und Systemen mit HDLs und FPGAs
von Frank Kesel und Ruben Bartholomä; Oldenbourg, 2006
 
   Lernziele: Der Kurs soll den Studierenden zeigen, wie ein digitaler Chip im gesammten Umfeld entworfen wird.
 
   Leistungsnachweis: PA benotet